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Asic部分筆試題
Asic部分
1.一個四級的Mux,其中第二級信號為關(guān)鍵信號,如何改善timing?
2.一個狀態(tài)機的題目用Verilog實現(xiàn),
Asic部分筆試題
。3.Asic中的design flow的實現(xiàn)。
4.用邏輯門畫出D觸發(fā)器。
5.給出某個一般時序電路的圖,有Tsetup,Tdelay,Tck>q還有clock的del
ay,寫出決定最大時鐘的因素,同時給出表達式。
6.用C語言實現(xiàn)統(tǒng)計某個cell在某.v文件調(diào)用的次數(shù)。
7.Cache的主要部分。
2003 EE筆試題目
1.寫出電流公式。
2.寫出平板電容公式。
3.電阻R和電容C串聯(lián),輸入電壓為R和C之間的電壓,輸出電壓分別為C上電壓和R上電
壓,要求繪制這兩種電路輸入電壓的頻譜,判斷這兩種電路何為高通濾波器,何為低通濾
波器,
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《Asic部分筆試題》(http://m.oriental01.com)。當RC<<T時,給出輸入電壓波形圖,繪制兩種電路的輸出波形圖。4.給出時域信號,求其直流分量。
5.給出一時域信號,要求寫出頻率分量,并寫出其傅立葉變換級數(shù)。當波形經(jīng)過低通
濾波器濾掉高次諧波而只保留一次諧波時,畫出濾波后的輸出波形。
6.有一時域信號S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),寫出當其通過
低通、帶通、高通濾波器后的信號表示方式。
7.給出一差分電路,告訴其輸出電壓Y+和Y,求共模分量和差模分量。
8.一電源和一段傳輸線相連(長度為L,傳輸時間為T),畫出終端處波形,考慮傳輸
線無損耗。給出電源電壓波形圖,要求繪制終端波形圖。
9.求鎖相環(huán)的輸出頻率,給了一個鎖相環(huán)的結(jié)構(gòu)圖。
10.給出一個堆棧的結(jié)構(gòu),求中斷后顯示結(jié)果,主要是考堆棧壓入返回地址存放在低
端地址還是高端。
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